Modul 2 Percobaan 1 Kondisi 16
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=clock, B3=don’t care, B4=0, B5=don’t care, B6=don’t care.
2. Gambar Rangkaian Simulasi
[Kembali]
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
Pada rangkaian JK flip-flop, kaki High SPDT terhubung ke Vcc dan kaki Low SPDT terhubung ke Ground. Arus mengalir dari Vcc ke B1 yang menyebabkan berlogika 1 dan diteruskan ke kaki input S yang nantinya input akan menjadi 0 karena S dan R merupakan aktif low. Pada B0 switchnya berlogika 0 dan diteruskan ke kaki input R yang aktif low sehingga inputnya berlogika 1. CLK di sini merupakan aktif low sehingga nanti inputnya sinyal clocknya terbalik. Pada rangkaian, S berlogika 0 dan R berlogika 1, sehingga output yang terbaca pada H7 dan H6 ialah Logika 0 dan logika 1.
Pada D flip-flop, kaki High SPDT terhubung ke Vcc dan kaki Low SPDT terhubung ke ground. Arus mengalir dari Vcc ke B1 dimana berlogika 1 dan diteruskan ke kaki input S (Set) yang mana aktif low sehingga inputnya menjadi 0. Sedangkan pada kaki R tidak ada arus yang mengalir sehingga nanti inputnya menjadi 1 karena aktif low. Untuk B5 dan CLK, berapapun inputnya tidak akan berpengaruh kepada output. Pada rangkaian, S berlogika 0 dan R berlogika 1 sehingga output yang terbaca pada H4 dan H3 adalah 0 dan 1.
5. Link Download
[Kembali]
- Download HTML
- Download Rangkaian Simulasi
- Download Video Simulasi
- Download Datasheet ic 74LS112A [klik disini]
- Download Datasheet ic 7474 [klik disini]
0 comments:
Posting Komentar